芯片內(nèi)部是如何互聯(lián)的
隨著摩爾定律的放緩，霍爾芯片芯粒（Chiplet）和異構(gòu)集成 (HI：heterogenous integration) 提供了一種令人信服的方式來(lái)繼續(xù)改進(jìn)性能、功耗、面積和成本 (PPAC)，但是選擇連接這些設(shè)備的最佳方式以使它們以一致且可預(yù)測(cè)的方式運(yùn)行是隨著選項(xiàng)數(shù)量的不斷增加，這成為一個(gè)挑戰(zhàn)。
更多的可能性也帶來(lái)更多潛在的連接方式。因此，雖然 AI、5G、高性能計(jì)算、移動(dòng)和可穿戴設(shè)備中的下一代應(yīng)用都受益于不同設(shè)備在緊湊封裝中的各種組合，但僅對(duì)不斷增加的互連選擇進(jìn)行分類是一項(xiàng)挑戰(zhàn)。但有利的一面是，該行業(yè)不再受一套規(guī)則的束縛，定制和優(yōu)化系統(tǒng)的可能性正在呈爆炸式增長(zhǎng)。
Promex工程副總裁 Chip Greely 說(shuō)：“異構(gòu)集成的美妙之處在于它現(xiàn)在并不總是適用于電氣。” “你也可以將機(jī)電設(shè)備放入你的封裝中。對(duì)于我們的一些產(chǎn)品領(lǐng)域——例如，醫(yī)用相機(jī)——我們將機(jī)械和電氣功能整合在一個(gè)很小的空間內(nèi)。如果你想擁有一個(gè)穩(wěn)健的制造過(guò)程，你就會(huì)試圖讓你包括機(jī)械接口在內(nèi)的接口盡可能容忍任何未對(duì)準(zhǔn)或放置精度的任何變化。”
三星、英特爾、臺(tái)積電和許多其他設(shè)備制造商正專注于優(yōu)化各種架構(gòu)中的芯片到芯片（die-to-die）和芯片到封裝（die-to-package）互連，無(wú)論是使用微凸塊、混合鍵合和橋接的垂直構(gòu)建，還是使用扇出重新分布的水平構(gòu)建層。決定如何以及在何處形成互連正在成為系統(tǒng)集成的重要組成部分。
封裝選項(xiàng)的數(shù)量正在增加，因?yàn)樵S多新設(shè)計(jì)都是針對(duì)特定應(yīng)用高度定制的。因此，它們的構(gòu)造和連接方式通常取決于需要處理的數(shù)據(jù)量和類型、需要處理的位置以及可用功率。例證：特斯拉的 D1 Dojo 芯片是一塊 500 億晶體管芯片，用于在特斯拉數(shù)據(jù)中心內(nèi)訓(xùn)練 AI 模型。特斯拉低壓電子產(chǎn)品副總裁皮特·班農(nóng) (Pete Bannon) 在最近的一次演講中表示，這里的重點(diǎn)是海量數(shù)據(jù)吞吐量，使用具有內(nèi)置靈活性的高度并行計(jì)算。
特斯拉的設(shè)備基于臺(tái)積電的集成扇出(InFO) 技術(shù)，在陣列中包含 25 個(gè) D1 芯粒。Bannon 表示，該設(shè)備可以達(dá)到 9 petaflops，使用 576 通道的 I/O 環(huán)以每秒 36 TB 的速度移動(dòng)。它還包括 3 個(gè)窄 RDL 層和 3 個(gè)厚 RDL 層。
與此同時(shí)，臺(tái)積電的路線圖要求采用可將電阻降低 40% 的新型低電阻互連。臺(tái)積電高級(jí)副總裁Yuh Jier Mii 表示，該方案不是通過(guò)大馬士革（damascene）制造，而是通過(guò)帶氣隙而不是電介質(zhì)的減法金屬反應(yīng)離子蝕刻（subtractive metal reactive ion etch）制造，可以將電容降低 20% 至 30%，并最終用 2D 互連材料取代銅互連。Mii 在最近的一次演示中表示：“隨著電阻率降低，未來(lái)有可能通過(guò)增強(qiáng)的互連性能進(jìn)行擴(kuò)展。”
異構(gòu)集成的路線圖正在通過(guò)混合鍵合、更多地使用硅橋、二氧化硅和尺寸越來(lái)越大的聚合物中介層轉(zhuǎn)向更多的芯片堆疊。為了滿足不同的最終用途，體系結(jié)構(gòu)和封裝類型不斷增加。
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